книги / Технические средства автоматизации химических производств

типлексора. При V - 1 на прямом выходе мультиплексора безусловно устанавливается уровень логического нуля. Мультиплексоры, выпол­ ненные в виде одной микросхемы, имеют до 16 информационных входов.

На рис. 3 .5 , 6 показано условное изображение микросхемы К155КП2, содержащей два четырехвходовых мультиплексора с независимыми инверсными разрешающими входами 1V и 2 V и общими двумя адрес­ ными входами А, В. Микросхема не имеет инверсных выходов у мультиплексоров.

Для описанных мультиплексоров номер подключаемого входа соответствует двоичному числу, сформированному на адресных входах при условии, что по входу А подается младший разряд числа. Микросхема 564КП2, выполненная по КМОП-технологии, имеет 8 информационных входов и инверсный разрешающий вход. При еди­ ничном сигнале на разрешающем входе все коммутирующие ключи разомкнуты. Микросхема коммутирует логические и аналоговые сигналы.

Для наращивания числа коммутирующих входов используют иерархическое соединение нескольких мультиплексоров. При этом прямые выходы мультиплексоров первой ступени подключают к информационным входам мультиплексора второй ступени, выход которого является выходом расширенного мультиплексора. Младшие разряды адресного кода подают параллельно на управляющие входы всех мультиплексоров первой ступени. Старшие разряды адресного кода вводят на управляющие входы мультиплексора второй ступени.

В качестве д е м у л ь т и п л е к с о р о в обычно используют либо мультиплексоры, выполненные по КМОП-технологии с управляемыми ключами (типа микросхемы 564КП2), либо дешифраторы с разреша­ ющими входами (см. рис. 3.4). Возможность применения для данных целей мультиплексора обусловлена тем, что управляемые ключи могут передавать сигнал в обоих направлениях. Поэтому подавая информационный сигнал на выход такого мультиплексора и снимая сигналы с его информационных входов, можно получить демульти­ плексор. Возможность использования дешифраторов определяется тем, что структуры этих схем эквивалентны, если считать информаци­ онные и разрешающий входы дешифратора соответственно адресными и информационными входами мультиплексора. Например, из дешиф­ ратора, изображенного на рис. 3.4, можно получить демультиплек­ сор, если один из разрешающих входов заземлить, а другой ис­ пользовать в качестве информационного. Полученный демульти­ плексор будет передавать информационный сигнал в прямом виде.

. Принципы увеличения разрядности демультиплексоров аналогичны используемым при наращивании мультиплексоров.

Арифметические устройства. К группе микросхем средней степени интеграции, выполняющих арифметические операции, относят компа­ раторы, сумматоры и арифметико-логические устройства.

61

Цифровые компараторы сравнивают значения двух чисел и вырабаты­ вают единичный сигнал на одном из трех выходов ("Больше”, "Рав­ но”, "Меньше”), в зависимости от соотношения между этими числами. При сравнении одноразрядных чисел х\ и Х2 используют простейший компаратор, содержащий логические элементы "Запрет по х\* и "Запрет по х2”, на входы которых поданы сигналы х\ и х2. Выходы этих элементов подключены к элементу ИЛИ-НЕ. Сигналы с трех логических элементов формируют выходные сигналы компаратора. Микросхема 564ИП2 позволяет сравнивать два четырехразрядных двоичных числа и имеет расширяющие входы, с помощью которых можно увеличивать разрядность компараторов.

Типовые микросхемы, выполняющие роль сумматоров, складывают одно-, двух- и четырехразрядные двоичные числа. Такие микросхемы имеют вход сигнала переноса в младший разряд и выход сигнала переноса из старшего разряда. Эти вход и выход служат для объедине­ ния нескольких микросхем с целью получения сумматоров повышен­ ной разрядности. Кроме того, внешние вход и выход переноса позво­ ляют использовать сумматоры для выполнения арифметических операций вычитания и умножения двух чисел.

На рис. 3.6, а показано условное изображение микросхемы К155ИМ2, позволяющей находить двухразрядную сумму $ 2 .$1 двух чисел 4 2 -^1и В2 В1 . Данный сумматор имеет вход ?о и выход Р2 переноса. Принцип работы сумматора поясняется на примере логической структуры одноразрядного сумматора (рис. 3.6,6). Этот сумматор складывает биты из одноименных разрядов двух чисел (входы А\ и В1) с битом переноса (вход Ро). Единичный сигнал на выходе, формирующий сумму согласно правилам сложения двоичных чисел, появляется при подаче единичных сигналов на нечетное число входов. При трех входных сигналах логическую функцию для выхода суммы $ 1 можно записать как $1 = А 1$ В\ + ?о-

Единичный сигнал переноса в старший разряд формируется, если результат сложения битов одноименных разрядов больше 1, т.е. если единичный сигнал возникает не более чем на одном входе сумматора.

Многоразрядные сумматоры с последовательным переносом строят на основе одноразрядных сумматоров, как показано на рис. 3.6, в. Недостаток таких сумматоров состоит в том, что длительность сложе­ ния чисел в нем пропорциональна числу одноразрядных сумматоров, каждый из которых формирует сигнал переноса с некоторой задерж­ кой. Истинное значение 5з получают при условии, что предварительно установлены правильные значения Р\ и Р2.

Для уменьшения продолжительности сложения многоразрядных чисел дополнительно к сумматорам подключают интегральную схему, называемую сх емой у с к о р е н н о г о п е р е н о с а , которая органи­ зует параллельный перенос (рис. 3.6, г). Эта схема использует сигналы Я и С всех одноразрядных сумматоров и формирует сигналы переноса в любое число одноразрядных сумматоров с помощью всего лишь двухступенчатой логики.

62

а

б

г

Рис. 3.6. Сумматоры:

о — двухразрядный; 5 — одноразрядный; в — с последовательным перекосом; г — с параллельным переносом

Арифметико-логические устройства в зависимости от сигналов на управляющих входах выполняют различные операции с двумя вход­ ными числами. Например, микросхема 564ИПЗ обрабатывает два четырехразрядных двоичных числа. Пять управляющих входов наст­ раивают устройство на выполнение одной из 32 простейших арифме­ тических и логических функций. Арифметические функции в основ­ ном представляют собой операции сложения и вычитания двух чисел. Совместно с этой микросхемой работает схема ускоренного переноса типа 564ИП4.

Счетчики. Счетчики импульсов изготовляют в виде микросхем двух типов. Микросхема первого типа, называемая счетчиком-дели­ телем, преобразует число импульсов, поступивших на счетный вход, в многоразрядный выходной код, а также вырабатывает на одном выходе единичный сигнал после поступления на вход определенного числа импульсов. Микросхема второго типа, называемая делителем, выполняет только вторую функцию.

П о с л е д о в а т е л ь н ы е с ч е т ч и к и представляют собой последо­ вательно соединенные счетные триггеры, причем выходной сигнал

63

каждого триггера переключает последующий триггер, а входной сигнал подается только на первый. Совокупность выходных сигналов с триггеров представляет собой выходной код счетчика, причем первый триггер дает бит младшего разряда кода. У суммирующих счетчиков с приходом нового импульса показания увеличиваются, а у вычитающих - уменьшаются. Реверсивные счетчики позволяют вести счет в двух направлениях.

Недостаток последовательного счетчика состоит в том, что после прихода счетного импульса триггеры срабатывают не сразу, а один за другим. Это приводит как к инерционности счетчика, так и к возник­ новению кратковременных неправильных кодов на его выходе. Этих недостатков лишены п а р а л л е л ь н ы е с ч е т ч и к и , у которых входной сигнал подают сразу на все триггеры, а дополнительные цепи позволяют всем триггерам, кроме первого, переключаться только тогда, когда все предыдущие триггеры находятся в единичном (при суммировании) или нулевом (при вычитании) состояниях. Первый триггер переключается с приходом каждого нового импульса.

На рис. 3 .7 , а показана	логическая	структура с у	м м и р у ю щ е г о
ч е т ы р е х р а з р я д н о г о	с ч е т ч и к а ,	выполненного	на Г-триггерах,

имеющих по три разрешающих входа У, объединенных логической операцией И. Триггер срабатывает от счетного импульса С, если еди­ ничные сигналы есть на всех трех разрешающих входах. В данном случае считают, что на неподключенных входах автоматически форми­ руется единичный сигнал. Если из исходного нулевого состояния триггеров на вход С подать единичные импульсы, то после подачи шестнадцатого импульса выходной код станет равным 0 0 0 0 , и сигнал 64 изменится с ”1” на ”0 ”.

Путем преобразования среза сигнала 64 в импульс получают дели­ тель, у которого выходная последовательность импульсов имеет частоту в М раз меньшую, чем входная (где М - модуль счета). Значе­ ние М определяет число состояний счетчика. Для счетчика, представ­ ленного на рис. 3.7, о, значение М = 16. Если модуль счета имеет макси­ мально возможное значение 2 ^ (где N - число триггеров), счетчик называют двоичным. В двоично-десятичных счетчиках четыре триггера имеют всего лишь 10 состояний. Сокращение числа состояний дости­ гается введением дополнительных логических элементов, которые при определенных выходных кодах счетчика формируют сигнал установки все триггеров в нулевое состояние.

Необходимый модуль счета получают также путем ввода обратных связей между триггерами. На рис. 3.7, б показана логическая структура микросхемы К155ИЕ4, а на рис. 3.7, в - ее обозначение. В данной микросхеме вследствие обратной связи между вторым и третьим триггерами модуль счета этих триггеров равен трем. Действительно, после прохождения на вход С%двух импульсов установится код 0 2 = =0, 63=1, и на входах ^ сформируются нулевые сигналы. Поэтому, согласно правилам функционирования ЛС-триггеров, после очередного импульса на входе С2 сигналы 62 и 63 примут исходные нулевые значения.

64

На рис. 3.7, г показано условное обозначение микросхемы К155ИЕ6, содержащей четырехразрядный двоично-десятичный счетчик. При прямом суммировании импульсов на входы ”+1” и ” - 1 ” подают входной сигнал и единичный соответственно. При обратном счете поступают наоборот. Единичный сигнал на входе КО устанавливает ноль на выходах (51, (52, (53, ф4. Начальное значение выходного кода, задаваемого на входах /51, /52,153,154, вводят при нулевом сигнале на входе С. На выходе переноса, обозначенном 9”, в режиме сложения формируется нулевой импульс сразу после перехода выходного сигнала из состояния 1001 в состояние 0 0 0 0 , т.е. с приходом десятого входного импульса. На выходе заема ” < 0” нулевой импульс форми­ руется в режиме вычитания при смене состояний с 0 0 0 0 на 1 0 0 1 . Выхо­ ды переноса и заема, соединенные с входом С, позволяют циклически вводить начальный код счетчика. Кроме того, эти выходы могут быть использованы для соединения микросхем с целью увеличения разряд­ ности счетчика.

Для создания суммирующих счетчиков с последовательным перено­ сом между микросхемами выход ”5* 9 ” предыдущей микросхемы соединяется с входом ”+ 1” последующей микросхемы. Для организа­ ции счетчиков с параллельным переносом такое соединение произво­ дится через логический элемент И, на второй вход которого подается входной сигнал.

На рис. 3.7, д показано условное обозначение микросхемы К155ИЕ8, играющей роль д е л и т е л я и м п у л ь с о в с параллельным переносом. Модуль счета этой микросхемы можно изменять в пределах до 64 с шагом в единицу путем установки соответствующего двоичного кода на входах /51 -/532. Счетный вход делителя Т воспринимает импуль­ сы, если разрешающий сигнал V = 0. Основной инверсный выход счетчика 21 включается сигналом С = 0 и вырабатывает нулевые импульсы. Прямой выход счетчика У включается при сигналах С « 0 и С\ = 1. Единичный сигнал на входе К устанавливает триггеры счетчика в исходное состояние. Выход переноса Р вырабатывает нулевой им­ пульс на каждый 64-й входной импульс и предназначен для наращи­ вания микросхемы. Программируемый счетчик 564ИЕ15 может иметь модуль счета от 3 до 21327.

Регистры. В вычислительных устройствах широко используют реги­ стры, представляющие собой логические узлы для хранения многораз­ рядного кода. Для построения регистров применяют />, К& и Ж-триг- геры, причем каждый триггер служит для хранения одного бита информации. В регистрах памяти нет передачи информации от одного триггера к другому. В регистрах сдвига производят сдвиг хранимого двоичного кода по цепочке триггеров. В зависимости от направления сдвига информации регистры подразделяют на однонаправленные и реверсивные.

На рис. 3.8, а показана схема регистра сдвига на основе /5-триггеров. При записи в регистр числа в параллельном коде информация однов­ ременно поступает на входы /51, /52, /53. Эта информация передается

66

коде считывают на выходе 03, если на вход С дополнительно подать серию из трех импульсов. Для сохранения в регистре числа после его считывания необходимо выход (?3 соединить с входом VI. Тогда одновременно с выводом информации производится ее повторная запись в последовательном коде. Аналогичным образом информацию можно вводить при левом сдвиге, подавая ее на вход ОЬ. Единичный импульс на входе Я устанавливает регистр в нулевое состояние.

Условное обозначение микросхемы К155ИР13, реализующей регистр, показано на рис. 3.8,6. Регистр содержит входы 01 - Б 8 для ввода информации в параллельном коде при управляющих сигналах 50 = =51=1. Вход й Я используют для ввода информации в последователь­ ном коде при сдвиге вправо. В этом случае управляющие сигналы 50 = =1,51=0. Установка сигналов 50 = 0, 51 = 1 позволяет через вход ОЬ вводить информацию со сдвигом влево. При сигналах 50 = 51 = 0 триггеры регистра не изменяют своего состояния. Запись с любых информационных входов производится при тактовом сигнале на входе С. Нулевой сигнал на входе Я устанавливает выходы регистра (21 - (? 8 в нулевое состояние.

Условное обозначение микросхемы 564ИР6 показано на рис. 3.8, в . Регистр содержит вход О для синхронного последовательного ввода информации при сдвиге вправо. Настройку на последовательный ввод информации производят установкой нуля на входе ? /5 . Входы и выходы запоминающих триггеров регистра при единичном сигнале на управляющем входе А /В подведены соответственно к линиям А и В (или при нулевом сигнале на управляющем входе А / В - к линиям В и А ), причем прохождение информации через линию А может быть только при единичном сигнале на входе АЕ. Единичный сигнал на входе А /5 обеспечивает асинхронный режим ввода параллельного кода. Импульсы на тактирующем входе С обеспечивают прием инфор­ мации при синхронном режиме ее ввода.

3.4. Микросхемы большой степени интеграции

Микросхемы большой степени интеграции (БИС) используют для построения оперативных и постоянных запоминающих устройств, предназначенных для хранения большого числа двоичных кодов [14] (микропроцессорные БИС описаны в гл. 4).

Оперативные запоминающие устройства (ОЗУ). Эти устройства допускают запись и считывание кодов с одинаковой скоростью. После отключения источника питания информация, записанная в ОЗУ, стирается. В статических ОЗУ один бит информации фиксируется в виде состояния триггера. В динамических ОЗУ значение сигнала определяют по наличию или отсутствию напряжения на электрической емкости, образующейся между выводами транзистора. Поскольку малые емкости быстро разряжаются, то динамические ОЗУ снабжают устройствами регенерации, периодически подзаряжающими емкость.

На рис. 3.9,а показана схема ОЗУ для хранения четырех однораз­ рядных слов, каждое из которых запоминается в ячейках памяти 1-4.

68